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Rumo ao surgimento dos transistores 3D.

"Bloco de construção" da microeletrônica, o transistor se apresenta sob a forma de um elemento semicondutor, chamado "canal", conectando dois terminais. O fluxo de corrente entre estes é controlado por um terceiro terminal, chamado porta, um verdadeiro interruptor que determina a abertura e fechamento do transistor. Se o tamanho dos transistores não cessou de diminuir ao longo das décadas passadas, hoje, sua miniaturização parece atingir limites com esse modelo de arquitetura planar. Daí as alternativas exploradas pelos pesquisadores do mundo todo, a fim de continuar esta miniaturização.

É neste contexto que os pesquisadores do Laboratoire d'Analyse et d'Architecture des Systèmes, o LAAS (CNRS/Universidade de Toulouse) , e do Institut d'Electronique, de Microélectronique et de Nanotechnologie (CNRS/Universidade de Lille/Universidade de Valenciennes e Hainaut-Cambresis/ISEN) conceberam, pela primeira vez, um transistor nanométrico em 3D.



Visão esquemática de um nanotransistor 3D mostrando a grade (vermelho) em torno dos nanofios verticais (verde) e separando os contatos entre as extremidades de cada nanofil (bege).

Créditos: X-L. Han e G. Larrieu.


Neste dispositivo, uma rede vertical de nanofios, cujo comprimento é de cerca de 200 nanômetros, conecta dois planos condutores. Composta de cromo, uma grade medindo apenas 14 nanômetros, contra 28 nanômetros para os transistores presentes nos chips atuais, envolve completamente cada um destes nanofios e controla o fluxo de corrente. Os resultados, publicados recentemente na revista Nanoscale, mostram que a capacidade de controlar a passagem de corrente no canal deste transistor nanométrico 3D é compatível com as necessidades da microeletrônica atual. Além do fato de que esta arquitetura pode permitir aumentar consideravelmente o número de transistores em um dado espaço, com um aumento de desempenho. Uma das principais vantagens deste tipo de componente é que sua fabricação é relativamente simples e não requer a utilização de procedimentos litográficos de alta resolução. Uma patente já foi depositada. Por sua parte, os pesquisadores desejam ir ainda mais longe na miniaturização da grade cujo tamanho poderá ser inferior a 10 nanômetros.

BE (Tradução - MIA).


Nota do Scientific Editor - O trabalho "Vertical nanowire array-based field effect transistors for ultimate scaling", que deu origem a esta notícia, é de autoria de G. Larrieu e X.-L. Han, tendo sido publicado na revista Nanoscale, volume 5, págs.2437-2441 (2013), DOI:10.1039/C3NR33738C.


Assuntos Conexos:

O primeiro transistor 3d fabricado no Brasil!


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